数字电路设计与实现 (Verilog HDL)

该项目基于Verilog硬件描述语言（HDL）设计并实现了一系列基本数字电路组件及其组合，包含逻辑门、加法器、多路选择器，多路复用器，SR锁存器，时钟SR锁存器，D锁存器，D触发器，16位寄存器，RAM存储器，ALU，CPU等。涵盖了从简单的逻辑门到复杂的计算模块以及CPU指令设计和ALU的实现，能够实现基本的计算和控制操作。